Robust Design of DRAM Core Circuits
Yield Estimation and Analysis by A Statistical Design Approach
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Beschreibung
Die Ausbeute von DRAM Schaltungen gestaltet sich zunehmend schwieriger mit zunehmender Speicher dichte und immer kleiner werdenden Strukturgrößen. Basierend auf statistischen Methoden und einem analytischen, hierarchisch aufgebauten Schaltungsmodell wird in dieser Dissertation die elektrische Ausbeute von beliebigen DRAM Schaltungen analyisiert. Mit Hilfe dieses Modells kann die Ausbeute von DRAM Schaltungen bezüglich Fläche, Versorgungsspannung, Zellenfeldarchitektur und Ungenauigkeiten der Verstärkerparameter optimiert werden. Mit den hier entwickelten Methoden können DRAM - Schaltungen robuster und flächeneffizienter realisiert werden. Diese Arbeit bietet damit einen Leitfaden für Ausbeute - optimiertes Design in zukünftigen DRAM Schaltungen mit hohen Speicherdichten.
Autor*in
Yan Li
Themen in »Robust Design of DRAM Core Circuits«
CMOS Chip DRAM Dynamisches RAM Leseverstärker Schaltungsentwurf Speicherzelle